在 5 月 25 日的上海 ISCAS 2026 國際會議上，華為半導體業務總裁何庭波在主題演講《New Semiconductor Path in Practice》提出「韜定律」（Tau / τ Scaling Law）及「LogicFolding」邏輯折疊技術。這項突破被視為後摩爾時代的中國半導體新出路，尤其在美國持續制裁、無法取得最先進 EUV 光刻機的背景下，更顯戰略意義。
從「越做越小」到「跑得更快」
傳統半導體發展依賴摩爾定律，透過不斷縮小晶體管幾何尺寸來提升性能與密度。但隨著製程逼近原子極限，物理與經濟障礙越來越大。華為提出的 Tau Scaling Law，核心是轉向「時間縮微」：不再只追求晶體管在平面上的空間壓縮，而是系統性減少信號傳播與切換的時間常數 τ（circuit time constant）。
何庭波在演講中強調，透過多層次優化——從裝置、電路到系統——可持續壓縮延遲，提升整體效能。這不是紙上空談，華為過去六年已基於此原則設計並量產超過 381 款晶片，涵蓋手機、AI 運算、伺服器等多領域。
LogicFolding 是這套定律的關鍵實踐技術。它打破傳統二維平面佈局，採用 3D 堆疊方式「折疊」邏輯電路，大幅縮短關鍵路徑走線，降低電阻電容負載。首款全面應用此架構的產品，是預計 2026 年秋季推出的新一代 Kirin 處理器。
根據華為公布數據，Kirin 2026 在相同製程節點下：
- 晶體管密度提升 53.5%
- 能效提升 41%
- 最高時脈接近 3.1GHz
到 2031 年，華為高階晶片預計達到相當於 1.4nm（14Å）製程的晶體管密度（超過 4 億 / mm²），接近全球前沿水準。
對中國半導體的戰略意義
美國自 2019 年起對華為實施嚴格出口管制，禁止先進製程設備與技術出口，SMIC 等中國廠商難以取得 High-NA EUV 光刻機，導致傳統幾何縮放路徑受阻。在這背景下，Tau Scaling Law 提供了一條「繞道」策略：不完全依賴最先進製程設備，而是透過設計創新與架構優化，在成熟製程（如 7nm 或更成熟節點）上實現性能躍進。
這意味著中國半導體產業可降低對外部高端設備的依賴，加速自主可控步伐。LogicFolding 等 3D 技術能更好地利用現有產能，提升手機 SoC、AI 加速器等產品競爭力，直接影響消費電子與數碼基礎設施發展。對一般用戶來說，未來華為旗艦手機可能在性能、續航與 AI 能力上更接近甚至局部超越國際頂尖對手。
當然，挑戰依然存在。Tau 定律能否全面驗證，還需看 Kirin 2026 實際產品表現；3D 堆疊也帶來散熱、良率與製造複雜度等新課題。但這次發表顯示，中國企業正積極開拓「後摩爾」新範式，從「跟跑」逐步走向「並跑」甚至「領跑」特定領域。
產業影響與未來展望
這項技術不只惠及華為自身，也為整個中國半導體生態注入信心。SMIC 等本土廠商股價在消息傳出後明顯上揚，反映市場對自主創新路徑的認同。長期來看，若 Tau Scaling Law 能持續迭代，它可能成為全球半導體產業的重要補充路徑，尤其適合資源受限但設計人才充足的地區。
